adss 通过设计实验，在实验板上验证八位并行加法器的正确性。 4) 八位可逆计数器实验 通过设计实验，在实验板上验证八位可逆计数器的正确性。 以上实验例程的底层文件都采用VHDL语言描述，顶层文件采用原理图的方式设计，以帮助初学者尽快的深入到VHDL的学习之中，同时掌握硬件电路的设计。所有实验例程都基于MAX PLUS+ II工程，实验的程序都在源代码中有详细的注释，帮助用户理解。各种器件的手册资料都包含在光盘中。